Advanced Package(AVP) 기초

안녕하세요, 저는 "패키지개발 엔지니어"가 되고 싶은 취준생입니다.

 

글을 올리는 목적은, 작년에 삼성전자에 면접을 준비하면서, 공부했던 개념이나 지식들을 공유하고, 복습할 수 있는 공간으로 만들 생각입니다. 또한, 이를 의지로 삼아 올해는 취업을 할 수 있도록 할려고 합니다 ㅎㅎ

 

Conventional Package의 개념을 다루면서, 어떤 점이 AVP와 차이가 있고 단점인지를 설명하면서 기초적인 개념 정리 위주로 작성할 예정입니다. 또한 삼성전자 업계의 위주로 정리하며, 관련 기술과 제품을 다룰 예정입니다. 

중간 중간 면접에서 중요하게 말씀해주신 부분도 정리할 예정입니당

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-  패키지(Package)란?

패키지(Package)는 반도체 소자나 회로를 보호하고, 외부와 내부를 전기적으로 연결시켜주며, 신호와 전원을 공급할 수 있게 돕는 역할을 하는 중요한 요소입니다. 이를 통해 여러분이 알고 있는 전자제품의 최종 동작은 패키징(Packaging)으로 부터 완성된다고 생각하셔도 좋습니다. 즉, 패키징(Packaging)을 통해, 회로설계와 공정단계를 거쳐 생산된 프로세서가, 여러 Chip들과 결합해 동작한다고 말할 수 있습니다.

 

-  Advanced Package(AVP)의 시작

과거부터, 시스템 측면에서 결합의 장점을 살리기 위해 패키징(Packaging) 기술을 중요하게 다루고 있었습니다. 하지만, 과거에는 사용하던 주파수는 KHz~MHz 대역으로 매우 낮아, 전기적, 물리적 결합만 되어도 제품의 동작성을 확보할 수 있었습니다. (전자공학과 학생들이면 아실텐데, 빵판에 아무렇게나 연결해도 동작하잖아요?ㅋㅋㅋㅋ)

하지만, 최근 필요한  GHz 주파수 대역은 기존 전기적, 물리적 결합으로만으로 해결할 수 없는 문제가 발생하게 되었습니다. 높은 주파수 대역으로 인해 신호와 전원부에 간섭이 생기고, 전자파 간섭으로 인해 성능이 저하되어 노이즈로 인해 불량이 발생하게 되었습니다.

또한, 최근 고집적화, 저전력화, 초소형화를 요구하는 고객의 니즈가 증가하고 있지만 공정 기술의 한계로 패키징(Packaging) 기술이 각광받고 있습니다. 이유는, 패키징(Packaging)을 통해 적층(Stacking)이 가능하고, 설계에 따라 얼마나 많은 소자를 집적화할 수 있는지 결정할 수 있기 때문입니다. 그렇게, AVP가 주목받게 되었고, 많은 반도체 회사들이 이를 파악해 투자 규모를 증가시키고 있습니다. 

 

AVP의 목표는 공정기술과 칩축소의 한계로 무어의 법칙이 한계에 다다른 시점에, 패키지(Package)를 통해 비욘드 무어를 실현시키는 것이 목표입니다. 이러한 패러다임 변화에 맞추기 위한 연구개발 규모도 매우 크기 때문에, 전망도 매우 높은 분야이기도 합니다.

 

- 패키지(Package) 구조

기본적인 패키지의 구조는, 먼저 System을 담당하는 PCB와, 여러 Package이 PCB와 여러가지의 결합방법을 통해 결합하는 구조입니다. 왼쪽의 Package는 FCBGA(Flip-Chip Ball Grid Array), 오른쪽은 Lead Frame Package의 예시입니다.

FCBGA와 Lead Frame 패키지를 하나의 System에 결합한 예시

왼쪽의 FCBGA먼저 설명드리자면, IC Chip을 뒤집어 Substrate와 연결하는데, 이를 Bump을 통해 결합합니다. 그리고 Underfill 작업을 통해 Bump의 결합을 안정적으로 잡아줍니다. 최종적으로 PCB에 Package를 연결하는데, 이를 Solder Ball을 통해 결합합니다.

 

=>Chip에 Bump를 사용하는 이유: Ball보다 Bump는 10배 정도 작기 때문에, 작은 면적에서 높은 I/O를 확보할 수 있고, Package의 두께도 줄일 수 있기 때문이다. 

 

Cu Trace를 통해 오른쪽의 Lead Frame과 연결되며, Wire를 통해 원하는 지점까지 신호를 전달할 수 있는 구조를 예시로 설명드렸습니다. 이처럼 Passive/Active 소자를 유기적으로 연결하고, 이를 설계하는 것이 패키지 업계의 업무입니다. 

 

• Substrate: Chip과 PCB간 서로 발생하는 스트레스를 줄여주고 전기적 연결 통로 역할을 하며, PCB보다 더 미세한 회로를 설계할 수 있다는 장점이 있는 기판
• Underfill: 칩과 기판 사이의 솔더를 고정하기 위해 채우는 Epoxy 재료로, 충격과 낙하, 진동을 보호해주고 열팽창 차이로 인한 Bump 결합의 변형을 안정적으로 유지할 수 있는 재료

어떤 패키지 구조여도 스트레스와 결합 안정도를 위해 사용하는 것을 권장

• Molding Compound:  부품 고정 및 보호 역할을 수행하며 대체적으로 EMC 재료를 많이 사용함(Chip의 검은색 외관)

Lead Frame Package EMC Molding 예시

 

- 패키지(Package)의 주요기능

1. Power Distribution: Chip에 공급하는 전원의 저잡음 전력 구현 및 전원부 손실 최소화를 도움(PI)
2. Signal Redistribution: 신호 무결성 설계를 통해 신호 속도와 전달력울 높이고, 손실을 최소화 할 수 있게 도움(SI)
3. Thermal Management: 방열을 통해 Chip이 받는 열 스트레스 최소화 관리 및 열 신뢰성을 향상할 수 있게 도움
4. Mechanical Support: 외부로부터 회로를 보호하고, 결합 신뢰성을 향상할 수 있게 도움

※위에 4개의 개념은 Package Reliability Simulation 부분을 참고해주세요.

 

-  패키지(Package)의 고려사항

(이 부분은 면접에서도 중요하게 물어보더라고요!!)

 

=> Performace(성능) / Size(크기) / Cost(가격) / Reliability(신뢰성)

 

-개선방안.

Performace: MIPS로 평가 및 사이클 타임 개선(Delay 최소화) - 고집적화, 초소형화 재료특성 향상 등

Size: Lead, Pitch, Ball 크기 줄이기 및 소자 배치 최적화 등

Cost: 재료와 설계에서 개선

Reliability: SI/PI/EMI, Thermal, Mechanical 평가로 개선

 

 

 

지금까지 기초적인 패키지의 개념을 설명드렸습니다!!

 

마지막으로, 현재 이슈를 설명드리자면

최근 삼성전자는 AVP사업팀을 창설해 Advance Package에 투자 규모를 늘리고 있고, 시스템반도체의 성능을 높이기 위해 노력중입니다. 또한 메모리 쪽에 화두인 HBM와 CXL을 선점하기 위해 기술개발에 투자를 아끼지 않고 있습니다. 삼성전자는 IDM 기업으로 A부터 Z까지 설계부터 양산까지의 모든 부분을 다룰 수 있기에 지금의 방향성은 미래 반도체의 방향성도 보여줍니다.

이처럼 많은 분들게 패키지의 개념을 공유드리고 싶기도 하기에 

패키지의 기초부터 구체적인 개념까지 설명해 공유할 수 있는 블로그가 될려고 합니다.