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반도체 패키지/Advanced Package(AVP)

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(삼성전자)3D PKG인 HBM의 열, 기계적 시뮬레이션 개선안 현재 이슈:최근 고성능 컴퓨팅(HPC) 및 인공지능(AI) 시장의 요구로 인한 고성능과 저전력 소비를 충족하기 위해 칩렛, CPU, GPU 및 메모리 칩의 이종 집적화 기술이 개발되고 있다. 또한, 패키지 크기의 증가로 더 많은 칩렛과 HBM(High Bandwidth Memory)을 하나의 패키지에 통합해야 하므로 전체 패키지 크기가 증가하고 있다. (예를 들어, 12개의 HBM을 통합하기 위해 인터포저 크기가 약 400% 더 커져야 함)  이에 맞게 3D 메모리 통합의 필요성이 중요해지고 있다.Direct Integration: 맞춤형 HBM은 DRAM 다이 스택을 논리 다이와 직접 수직으로 연결, 논리 다이는 논리 및 버퍼 다이 역할을 모두 수행 => HBM4 부터 적용효율성 개선: 맞춤형 HBM ..
HBM3E의 AP-FoM(TSMC) 기반 성능 평가 및 분석 AP-FoM(Advanced Packaging Figure of Merit)이란? 이기종 통합 기술의 성능을 평가하기 위해 TSMC에서 제안된 새로운 고급 패키징 성능 지표이다. 이 지표는 패키징 상호 연결의 전기적 특성을 기반으로 하며, 다음과 같은 3가지 요소로 구성되어 있다. Eye Width:Eye diagram에서 신호의 품질을 평가하는 지표Eye Width는 신호가 얼마나 넓게 열려 있는지의 지표이며, 넓을수록 신호 간섭이 적고 데이터 전송의 신뢰성이 높다.일반적으로 Eye Width가 넓을수록 높은 성능 RC Time Constant:RC 시간 상수는 회로의 저항(R)과 정전 용량(C)의 곱으로 , 신호의 상승 및 하강 시간에 영향을 미치는 요소RC 시간이 짧을수록 신호가 더 빠르게 변하며,..
(삼성전자)HBM 16H Stacking을 위한 D2W HCB(하이브리드 본딩) HBM 트랜드:최근 AI시장의 폭풍성장으로 주목받고 있는 고속 대역폭 메모리(HBM)은 멀티 다이 스태킹(Multi-die Stacking) 기술이다. 기존의 방식과 다르게, DRAM을 수직으로 쌓으며, 용량과 I/O를 확보한 신기술이다. DRAM을 결합하는 방법으로는 TSV로 구멍을 뚫어 Copper(구리)를 채우고, Bump를 통해 결합하는 방식으로 진행되었다. 하지만, Bump의 높이마저 줄여 경박단소를 위해, 하이브리드 구리 본딩(Hybrid Cu Bonding, HCB) 기술이 주목받고 있습니다. 이는 전력 효율성, 밀도, 속도, 대역폭 및 열 방출과 같은 여러 가지 이점을 제공하며, 구리 패드(Cu pad)와 직접 연결할 수 있기 때문입니다. 그러나 HCB 기술을 적용하기 위해서는 구리 패드의..
표면실장 기술 - Soldering & 기타 Bonding 이번 정리에서도 Package에서 Chip과 System이 결합할 때 가장 중요한 기술인 Bonding 기술에 대해서 설명드리고자 합니다. Bonding 기술 중에서 Soldering, 기타 Bonding에 대해서 다루고자 합니다.  1. Soldering솔더를 퍼지게 해서 접합하는 방식, 우리가 흔히 알고 있는 용어인 납땜입니다. => 하지만 최근 납땜 불량 증가로 Soldering의 기술 발전이 필요합니다. 하지만 Soldering은 부품의 소형화 & 패키징 기술의 발전을 이끈 기술입니다.- 방식  1. Wetting(Flux에 의해 Solder가  퍼져가며 접합하는 방식, Wetting Balance Test, Gloubule Method로 신뢰성을 평가)  2. Diffusion(Solder가 금..
표면실장 기술 - Bonding(Wire Bonding, Flip Chip Bonding) 이번 정리에서는 Package에서 Chip과 System이 결합할 때 가장 중요한 기술인 Bonding 기술에 대해서 설명드리고자 합니다. Bonding 기술 중에서 Wire Bonding, Flip Chip Bonding에 대해서 다루고자 합니다. - 패키지 구조 패키지는 기본적으로 그림과 같은 구조로 표현할 수 있습니다. 웨이퍼 칩을 내부 연결 루트를 통해 Substrate와 같은 기판에 연결한 후 Molding을 진행해 하나의 Package로 제작합니다. 그후 외부 연결 루트를 통해 System과 연결하는 구조입니다. 이 과정 중에 연결 루트에 따라서 Package의 이름이 바뀌게 됩니다. Wire Bonding을 사용하면 Wire Bonding Package, Flip Chip Bonding을 사..
패키징(Packaging) 공정 프로세스 1. 후공정 개략도 전공정을 거친 Wafer가 TSP총괄, AVP사업부에 도착하면, 이를 패키징을 진행합니다. TSP총괄은 Wafer를 Dicing 한 후 Chip을 하나하나 분리하여 진행하는 Conventional Package 입니다. AVP사업부는 Wafer 전체를 패키징을 진행한 후 Dicing을 진행하는 Wafer Level Package(WLP)라는 차이점이 있습니다. 각각의 공정 마다 장단점이 있습니다. Wafer Level Package는 한번에 Packaging을 진행하기 때문에 가격을 절감하고, 공정 시간을 단축할 수 있습니다. 하지만, Wafer 전체를 Packaging 하기 때문에 Chip 별로 휨현상이 쉽게 발생합니다. Conventional Package는 Chip을 전부 Dic..
Advanced Package(AVP) 기초 안녕하세요, 저는 "패키지개발 엔지니어"가 되고 싶은 취준생입니다. 글을 올리는 목적은, 작년에 삼성전자에 면접을 준비하면서, 공부했던 개념이나 지식들을 공유하고, 복습할 수 있는 공간으로 만들 생각입니다. 또한, 이를 의지로 삼아 올해는 취업을 할 수 있도록 할려고 합니다 ㅎㅎ Conventional Package의 개념을 다루면서, 어떤 점이 AVP와 차이가 있고 단점인지를 설명하면서 기초적인 개념 정리 위주로 작성할 예정입니다. 또한 삼성전자 업계의 위주로 정리하며, 관련 기술과 제품을 다룰 예정입니다. 중간 중간 면접에서 중요하게 말씀해주신 부분도 정리할 예정입니당 - 패키지(Package)란? 패키지(Package)는 반도체 소자나 회로를 보호하고, 외부와 내부를 전기적으로 연결시켜주며, 신호와..

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